AI芯片的功耗和瞬态电流持续上升后，去耦电容的选型逻辑正在发生变化。
过去，工程师首先关注的是“需要多少容量”；现在，当电容越来越靠近芯片，问题逐渐变成：这些容量能否通过足够短的路径，在负载需要的时刻真正送到Die附近。
这也是低ESL MLCC、多端子电容和硅电容同时受到关注的原因。它们争夺的并非整张电容BOM，而是高速PDN中越来越关键的“最后一段回路”。
一、AI芯片去耦，为什么不能只看容量？
在理想模型中，电容越大，储存的电荷越多。但实际电容还包含ESR、ESL，以及焊盘、走线、过孔和封装基板形成的互连寄生。
当频率升高，ESL对应的感抗按 (X_L=2πfL) 增长。此时，即使标称容量没有变化，过长的供电与回流路径仍可能让电容无法在目标频段发挥作用。
因此，同一条PDN通常需要多层器件协同：普通MLCC承担板级容量和通用去耦，反向结构、三端子或低ESL MLCC负责负载附近的局部高频去耦；当位置进一步进入封装基板、芯片旁或高度受限区域，器件厚度、端子组织和安装回路的权重开始上升，硅电容的价值也随之显现。
二、国内低ESL器件，正在形成两条主要路线
在陶瓷电容路线中，宇阳以三端子MLCC切入板级滤波和近负载去耦，微容MLCF通过四外电极结构面向PMIC噪声抑制；TDK、Murata等海外厂商则已形成反向结构、三端子和低ESL MLCC产品线。这类产品继续发挥MLCC在容量、贴装和供应体系上的优势，同时改善板级高频回路。
硅电容厂商更关注近芯和封装集成。缶英HDC1采用3D TSV与高k深槽路线，Murata/IPDiA UESL以85 μm级厚度面向BGA下方和嵌入式场景。朗矽LHC系列的特点，则是把多端子结构落实为2、7、12和49端子的具体型号，并提供70—100 μm级代表厚度，面向AI/HPC近芯PDN及先进封装去耦。
由于各家产品的容量、安装方式及ESR、ESL测试口径不同，这张图并不是性能排名。它更直观地说明：厂商降低寄生的路径并不相同，有的从陶瓷电容内部结构入手，有的通过三端子形成穿通式滤波，还有的通过超薄硅器件和多端子阵列把电容进一步推向芯片附近。朗矽的差异点，也应放在这一工程位置上理解。
三、同为100 nF，朗矽2端子和7端子差在哪里？
朗矽提供的两款100 nF产品，是观察端子结构影响的一组直观样本。LHC104SA2K0042采用2端子结构，LHC104SA2K0047采用7端子结构。两者额定工作电压均为1.2 VDC，击穿电压均不低于4.0 VDC，平面尺寸也接近，分别约为0.64×0.34 mm和0.65×0.35 mm。
真正拉开差异的是端子组织。2端子型号只有一个VDD和一个VSS接入点；7端子型号则设置4个VDD和3个VSS，并将供电端与回流端交错分布，使电流可以通过更多并行路径进入器件。
根据朗矽V1.3规格书，2端子型号的ESR典型值为90 mΩ，ESL上限为120 pH，典型厚度为100 μm；7端子型号对应数值分别为16 mΩ、15 pH和70 μm。
若仅使用规格书给出的ESL上限作量纲估算，在1 GHz下，120 pH对应的电感抗约为0.75 Ω，15 pH约为0.094 Ω。这不是器件完整阻抗，也不能替代板级测试，却能解释为什么在近芯高频去耦中，标称容量相同并不意味着工程效果相同。
需要说明的是，这并非严格的端子数单变量实验：两款产品的厚度和尺寸也略有差别。但它至少证明，多端子不是在普通电容上简单“多加几个焊点”，而是对供电与回流路径进行重新组织。
低ESL也不是硅电容的专属能力。TDK反向结构MLCC、Murata LLL以及国产三端子MLCC都在优化寄生参数。朗矽真正值得关注的地方，是提供了同容量、相近尺寸的2端子与7端子完整型号，使工程师能够直接评估端子结构变化，而不是只看到一个孤立的低ESL典型值。
四、朗矽的优势，不只是一颗7端子产品
如果朗矽只有一款7端子样品，它更像是一次技术展示。但是，朗矽的产品资料已经呈现出一条从2端子到49端子的结构梯度。
在200 nF容量下，LHC204SA2K0032和LHC204SA2K0037分别提供2端子与7端子结构；LHC354SA7K003C进一步增加至12端子，容量为350 nF；LHC205SA8K003ZC采用7×7阵列，共设置28个VDD和21个VSS端子，容量达到2 μF。
这些型号的容量、尺寸与应用位置并不完全相同，因此不能简单理解为“端子越多越好”。它们体现的是朗矽针对不同近芯PDN位置提供结构选择的能力：从常规双端接入，到交错多点接入，再到高密度VDD/VSS阵列，工程师可以根据瞬态电流、空间高度和封装方式选择对应方案。
在朗矽2026年5月产品目录中，上述代表型号均列为量产状态，并提供完整型号、Pin定义和封装尺寸，部分型号还可提供编带、蓝膜或晶圆等交付形态。相比单独强调某个ESL数字，这种同容量双结构、2—49端子梯度与70—100 μm级代表厚度组成的产品体系，更有利于工程项目开展选型和验证。
结论：硅电容抢的不是整张BOM，而是离芯片最近的位置
AI芯片PDN进入高瞬态电流和低目标阻抗阶段后，电容选型不能再停留在“容值、耐压、封装”三个字段。器件放在哪里、供电与回流如何进入、电流回路有多长，开始直接决定高频去耦效果。
普通MLCC仍然是板级容量和通用去耦的主力；三端子、反向结构和低ESL MLCC负责负载附近的局部优化；多端子硅电容则面向封装基板、芯片旁和高度受限的关键节点。
朗矽的优势并不是宣称替代所有MLCC，而是把这个关键位置做成了较清晰的产品梯度：既有同容量的2端子与7端子对照，也有12端子、49端子阵列以及70—100 μm的超薄型号。
当电容从PCB逐渐靠近Die，真正需要重新计算的，已经不只是“需要多少容量”，还包括“这颗电容通过多少条路径，把电流送到哪里”。这正是朗矽多端子硅电容最值得行业关注的地方。
原创声明：本文所涉朗矽科技产品数据由朗矽科技于2026年8月整理提供。引用相关数据及图片时，请注明来源“朗矽科技”。
