过去设计一套宽带雷达或通信系统，工程师通常要在PCB上排一支“数据接力队”：射频前端负责收发信号，独立RF ADC和RF DAC完成模数、数模转换，转换器与FPGA内部的SerDes通过板级JESD204B/C链路搬运采样数据，FPGA负责数字信号处理，处理器再完成控制和任务调度。每颗芯片各司其职，问题是通道越多、采样率越高，时钟、同步和高速布线越容易成为系统瓶颈。
Altera在2026年6月8日发布Agilex 9 Direct RF-Series SoC FPGA AGRW039，把RF数据转换器、可编程逻辑、DSP资源和Arm处理子系统集成到一个封装内。官方资料列出的配置为8路RF采样接收ADC、8路RF采样发射DAC，每通道10 bit，最高采样率64 GSPS，目标应用包括雷达、电子战、高带宽安全通信和RF仪器。
这颗器件真正有冲击力的地方，不只是“64 GSPS”这个醒目的数字，而是它试图改写宽带RF系统的数据链：原来跨越多颗芯片和PCB的采样数据链，开始被收进Direct RF封装内部。
一、64 GSPS进封装，AGRW039到底集成了什么？
AGRW039开发套件页面给出的RF频率支持范围为0.1～36 GHz；可配置接收瞬时带宽为39.0625 MHz～32 GHz，发射瞬时带宽为39.0625 MHz～8 GHz。器件公开资源还包括390万逻辑单元、12,300个DSP/AI模块、四核Arm Cortex-A53处理子系统，以及最高58 Gbps的高速收发器。
存储器方面，AGRW039支持DDR5、LPDDR5和DDR4，但这里必须把“接口支持”和“封装集成”分清楚：DDR器件仍位于封装外部，不能把“支持DDR5/LPDDR5”理解成封装内自带这些内存。公开产品资料列出的封装尺寸为56 mm×45 mm，FPGA部分采用Intel 7工艺。Altera把该系列描述为基于芯粒的多芯片封装，并明确提到EMIB与AIB；其中，官方把低天线到基带延迟归因于EMIB/AIB、免去板级JESD204B/C协议与收发器造成的附加延迟，以及硬化IP和FPGA架构等共同作用。
因此，AGRW039更准确的描述是“单封装、芯粒化Direct RF SoC FPGA”，不是单一裸片包办全部功能。对系统工程师来说，更关键的变化是RF转换器与FPGA逻辑之间不再依赖PCB上的JESD204B/C链路，而不是封装里究竟有几块裸片。
二、ADC/DAC＋FPGA要“拆伙”？Direct RF先砍的是板级接口负担
在典型分立架构中，独立高速ADC、DAC与FPGA之间通常通过JESD204B/C在PCB上交换采样数据。SerDes一般集成在转换器和FPGA器件内部，并非BOM里必然存在一颗独立的“JESD接口芯片”；真正需要付出的，是高速通道、参考时钟、SYSREF/同步设计、多层PCB走线、链路调试和相应功耗。
AGRW039把RF数据转换与FPGA计算资源收进同一封装后，可能减少独立RF ADC/DAC器件、板级JESD204B/C链路负担以及对应的高速走线。链路缩短有望降低RF到基带的延迟，并减轻多器件同步和通道对齐复杂度。这里应写“可能减少”和“有望降低”，因为最终收益仍取决于系统通道配置、时钟树、算法和外围电路。
但“Direct RF”不等于射频BOM被一键清空。天线后的LNA、PA、滤波器、开关、限幅器、衰减器和巴伦仍取决于频段、功率、噪声系数与线性度要求；某些应用仍会保留变频或中频链路。时钟、电源、配置存储、外部DDR和散热结构也没有消失。
AGRW039收敛的是RF转换与计算之间的板级数据链，不是把整部雷达压缩成一颗芯片。器件数量可能下降，但核心器件的供电密度、散热难度和单点失效影响也会更加集中。
三、64 GSPS不是万能钥匙，10 bit背后还有一张参数考卷
采样率很容易制造“数字越大越先进”的错觉。AGRW039的RF ADC与RF DAC均为10 bit、最高64 GSPS。对于强调超宽瞬时带宽、频率捷变、通道密度和低延迟的雷达或频谱系统，这种组合很有吸引力；对于更看重动态范围、噪声底、杂散性能和测量精度的设备，单看64 GSPS不能完成选型。
AMD Versal RF Series走的是另一条路线：VR1602、VR1652、VR1902和VR1952均集成14 bit RF ADC与RF DAC。按具体型号不同，RF ADC最高为8或32 GSPS，RF DAC最高16 GSPS，模拟输入输出频率最高18 GHz；同时集成可编程逻辑、AI Engine以及FFT/iFFT、channelizer、LDPC等硬化模块。Altera AGRW039则强调10 bit、64 GSPS、最高36 GHz RF频率支持、32 GHz接收瞬时带宽和芯粒化封装。
两条路线不是简单的“64大于32”，更不能把AMD的32 GSPS ADC写成ADC与DAC都达到32 GSPS。工程师真正要比较的是ENOB、SFDR、SNR、相位噪声、通道隔离、校准机制、接收与发射带宽、算法映射、最坏工况功耗，以及工具链和硬化IP能否减少开发量。Direct RF的竞争已经从ADC或FPGA的单项参数，升级为模拟性能、计算架构、封装和软件生态的系统较量。
分立架构也不会立刻退场。它允许客户分别选择转换器、FPGA和模拟前端，按动态范围、成本、生命周期或第二来源要求调整BOM。单封装方案集成度更高，但如果某一项模拟指标或资源配置不匹配，可替换余地也更小。
四、工程样片已经有了，量产BOM仍要过四道关
Altera在2026年6月8日的新闻稿中表示，AGRW039工程样片当时已经可用，量产芯片和开发套件计划在2026年第三季度提供。截至2026年8月13日，AGRW039开发套件页面已将Offering Status标为Production，并列出板载器件订货号AGRW039R31F2I2VC；但这一网页状态只能证明开发套件条目当前被标记为Production，不能单独证明AGRW039量产芯片已经形成广泛、稳定供货。
工程样片可用于算法移植、RF链路评估和板级原型开发，却不能直接等同于量产定型。进入正式BOM前，至少要跨过四道门槛：第一是模拟性能，包括不同频段下的SNR、SFDR、线性度、通道隔离和校准稳定性；第二是时钟与同步，64 GSPS链路对采样时钟抖动和多通道相位一致性极为敏感；第三是供电与散热，器件减少不等于功耗消失，热量会集中到高密度封装及其周边；第四是软件与IP，DDC、DUC、FFT、波束形成和数据搬运能否在Quartus工具链中按期完成时序、资源和功耗收敛，直接决定纸面参数能否变成可交付系统。
采购端也不能拿AGRW039的单价与“ADC＋DAC＋FPGA”三项简单相加。还要核算时钟、电源、PCB层数、散热、开发工具、IP授权、算法迁移、验证周期、返板风险和生命周期供货。集成度提高后，单颗物料价格可能更高，但系统级成本未必更高；芯片数量减少，也不保证项目总成本一定下降。
结论：Direct RF不是消灭ADC，而是把ADC、DAC与FPGA之间的板级数据墙搬进封装
AGRW039释放出的产业信号很明确：宽带雷达、电子战和先进通信系统，正在从“分别选择RF ADC、RF DAC和FPGA”，走向“选择一套带RF数据转换入口的可编程计算平台”。
这不会让分立ADC、DAC或传统FPGA突然失去市场。高精度仪器、特殊频段、成本敏感设备以及重视多来源和模块化升级的项目，仍会保留分立架构。但在强调瞬时带宽、实时处理、通道密度和SWaP的系统中，Direct RF SoC FPGA的架构吸引力正在增强。
AGRW039真正争夺的不是某一颗ADC的订单，而是传统RF数据链中那段跨PCB、耗资源又难调的JESD204B/C板级链路。只有当量产器件、模拟指标、热设计、工具链和生命周期供货都通过项目验证，架构优势才会真正进入量产BOM。
免责声明：本文仅作行业交流，不构成投资、采购或型号推荐。产品参数、供货状态及项目适用性请以原厂最新资料和实际验证结果为准。
